※柔軟かつ効率のよい設計フローとは。。
仕様検討の初期段階からお客様にご協力させていただくことにより、弊社の持つノウハウ
を活かし、お客様の要求にあったQCDをご提案することが可能です。
回路設計では、理論と経験則に基づき、検証容易性、HDLコード化効率、論理合成/配置・
配線を行うツールのエンジンを考慮して、ブロック分割、レジスタ配置、リソース使用
(FPGA)した設計を行います。
HDLコーディングでは、VHDL、Verilog-HDLを使用し、可読性、汎用性、後工程で問題の
発生しないRTLコードを作成いたします。
機能検証では、検証環境作成時にC言語、UNIX系スクリプト言語、VBAを利用することで、
より効率よく、検証の精度／網羅度の高い検証を実施します。
また、カバレッジを用いることにより、検証の妥当性をチェックすることで、より品質の高い
検証を実現いたします。
配置・配線後は、Dynamic/Staticな検証と実機評価をグローバルな視野から総合的に判断、
切り分け、実行することにより、高品質、短納期(＝低コスト)で動作するチップを提供できます。
<使用ツール>
- シミュレータ：ModelSim PE
- 合 成：Synplify(未)
- レイアウト ：ISE Foundation(Xilinx)、QuartusⅡ(Altera)、
ispLEVER(Lattice)、Libero(Actel)
<使用環境>
- Windows XP
- Cygwin(UNIX系環境)
- Linux(未)
※(未)については導入検討中。
